IS42S16320B-7TL SDRAM 64Mb Densità 166MHz Velocità 3.3V Operazione 16Mx16 Organizzazione LVTTL Interfaccia Temperatura industriale (-40°C~85°C) Compatto pacchetto TSOP-II Alta affidabilità

IS42S16320B-7TL SDRAM 64Mb Densità 166MHz Velocità 3.3V Operazione 16Mx16 Organizzazione Interfaccia LVTTL Temperatura Industriale (-40°C~85°C) Pacchetto TSOP-II Compatto Alta Affidabilità

CARATTERISTICHE

• Frequenza di clock: 166, 143, 133 MHz

• Completamente sincrono; tutti i segnali fanno riferimento a un fronte di clock positivo

• Banca interna per nascondere l'accesso/precarica della riga

• Alimentazione

                               Vdd   Vddq

  IS42/45S16320B 3.3V   3.3V

  IS42S86400B      3.3V   3.3V

• Interfaccia LVTTL

• Lunghezza burst programmabile – (1, 2, 4, 8, pagina intera)

• Sequenza burst programmabile: Sequenziale/Interleave

• Aggiornamento automatico (CBR)

• Auto-Refresh

• 8K cicli di aggiornamento ogni 16ms (grado A2) o 64 ms (Commerciale, Industriale, grado A1)

• Indirizzo di colonna casuale ogni ciclo di clock

• Latenza CAS programmabile (2, 3 clock)

• Capacità di operazioni burst read/write e burst read/single write

• Terminazione burst tramite comando burst stop e precarica

• Disponibile in TSOP-II a 54 pin e W-BGA a 54 sfere (solo x16)

• Intervallo di temperatura operativa:

  Commerciale: da 0oC a +70oC

  Industriale: da -40oC a +85oC

  Automotive, A1: da -40oC a +85oC

  Automotive, A2: da -40oC a +105oC

PANORAMICA

La SDRAM sincrona da 512Mb di ISSI raggiunge il trasferimento dati ad alta velocità utilizzando l'architettura a pipeline. Tutti i segnali di ingresso e uscita si riferiscono al fronte di salita dell'ingresso di clock. La SDRAM da 512Mb è organizzata come segue.

PANORAMICA DEL DISPOSITIVO

La SDRAM da 512Mb è una memoria ad accesso casuale dinamica CMOS ad alta velocità progettata per funzionare in sistemi di memoria Vdd da 3,3 V e Vddq da 3,3 V contenenti 536.870.912 bit. Internamente configurata come DRAM a quattro banchi con un'interfaccia sincrona. Ogni banco da 134.217.728 bit è organizzato come 8.192 righe per 1024 colonne per 16 bit. Ciascuno dei banchi x8 da 134.217.728 bit è organizzato come 8.192 righe per 2048 colonne per 8 bit.

La SDRAM da 512Mb include una MODALITÀ DI AGGIORNAMENTO AUTOMATICO e una modalità di risparmio energetico, a basso consumo. Tutti i segnali sono registrati sul fronte positivo del segnale di clock, CLK. Tutti gli ingressi e le uscite sono compatibili LVTTL.

La SDRAM da 512Mb ha la capacità di burstare i dati in modo sincrono a un'elevata velocità di trasmissione dati con generazione automatica dell'indirizzo di colonna, la capacità di intercalare tra banchi interni per nascondere il tempo di precarica e la capacità di cambiare casualmente gli indirizzi di colonna a ogni ciclo di clock durante l'accesso burst.

Una precarica di riga a tempo automatico avviata alla fine della sequenza burst è disponibile con la funzione AUTO PRECHARGE abilitata. La precarica di un banco mentre si accede a uno degli altri tre banchi nasconderà i cicli di precarica e fornirà un funzionamento ad accesso casuale continuo e ad alta velocità.

Gli accessi in lettura e scrittura SDRAM sono orientati al burst, a partire da una posizione selezionata e continuando per un numero programmato di posizioni in una sequenza programmata. La registrazione di un comando ACTIVE inizia gli accessi, seguito da un comando READ o WRITE. Il comando ACTIVE in combinazione con i bit di indirizzo registrati viene utilizzato per selezionare il banco e la riga a cui accedere (BA0, BA1 selezionano il banco; A0-A12 selezionano la riga). I comandi READ o WRITE in combinazione con i bit di indirizzo registrati vengono utilizzati per selezionare la posizione della colonna di partenza per l'accesso burst.

Le lunghezze burst READ o WRITE programmabili sono costituite da 1, 2, 4 e 8 posizioni o pagina intera, con un'opzione di terminazione burst.

DESCRIZIONE

Le SDRAM da 512Mb sono DRAM a quattro banchi che operano a 3,3 V e includono un'interfaccia sincrona (tutti i segnali sono registrati sul fronte positivo del segnale di clock, CLK). Ciascuno dei banchi da 134.217.728 bit è organizzato come 8.192 righe per 1024 colonne per 16 bit o 8192 righe per 2048 colonne per 8 bit.

Gli accessi in lettura e scrittura alla SDRAM sono orientati al burst; gli accessi iniziano in una posizione selezionata e continuano per un numero programmato di posizioni in una sequenza programmata. Gli accessi iniziano con la registrazione di un comando ACTIVE a cui segue un comando READ o WRITE. I bit di indirizzo registrati in concomitanza con il comando ACTIVE vengono utilizzati per selezionare il banco e la riga a cui accedere (BA0 e BA1 selezionano il banco, A0 A12 selezionano la riga). I bit di indirizzo A0-A9 (x16); A0-A9, A11 (x8) registrati in concomitanza con il comando READ o WRITE vengono utilizzati per selezionare la posizione della colonna di partenza per l'accesso burst.

Prima del normale funzionamento, la SDRAM deve essere inizializzata. Le seguenti sezioni forniscono informazioni dettagliate che coprono l'inizializzazione del dispositivo, la definizione dei registri, le descrizioni dei comandi e il funzionamento del dispositivo.

INFORMAZIONI

Disegno

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